verilog 移位求助

发布网友发布时间：2022-05-29 20:45

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热心网友时间：2023-11-24 08:23

首先，你的那个第二个移位代码最好加个括号，增加可视性。当第二个clk来的时候，data_out赋的是没有移位前data的data[7]，data也同时变成移位后的数。你可以随便写个数字，仿真一下，就明白了.仅仅个人意见。

热心网友时间：2023-11-24 08:24

一般不常用这种写法追问并行转串行，那怎么写？

热心网友时间：2023-11-24 08:24

移位之前

热心网友时间：2023-11-24 08:25

为什么不用阻塞赋值，always块中并不是不可以使用阻塞赋值，要根据逻辑而定。
always @(posedge clk or negedge RSTn)
begin
....
if(counter<8)
begin
data_out=data[7];
data=data<<1;
end
....
end

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