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有关Verilog HDL的问题
发布网友
发布时间:2022-05-20 01:27
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1
个回答
热心网友
时间:2023-10-22 00:10
数据流风格:
端口定义就不写了 直接写表达式
assign sum = a+b;
行为及:
定义寄存器 reg sum
always@(posedge clk)begin
sum <= a+b;
门级
and u1(sum,a,b);
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