Quartus中PLL怎么连接啊,各个端口代表什么意思啊?见图
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发布时间：2022-05-16 18:00
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时间：2023-11-12 15:48
说明
来源
目的
inclk0
PLL的时钟输入
专用时钟输入管脚（1）
÷n计数器
areset
areset是高有效信号，复位所有的PLL计数器为初始值。当该信号为高时，PLL复位该计数器，失锁。一旦该信号再次变低时，锁定过程开始，PLL重新和输入参考时钟同步。可以由内部逻辑或任意通用I/O管脚驱动areset。
逻辑阵列（3）
PFD
这个是输入信号
下面是输出信号
PLL输出信号
端口
说明
来源
目的
c[1..0]
PLL时钟输出驱动内部全局时钟网络
PLL后scale计数器G0或G1
全局时钟网络（1）
e0（2）
PLL时钟输出驱动单端或LVDS外部时钟输出管脚。
PLL后scale计数器E
PLL[2..1]_OUT管脚（3）
locked
PLL锁定状态。当PLL锁定时，该端口为高。当PLL失锁时，该端口为低。在PLL锁定过程中，锁定端口输出为脉冲高和低。
PLL锁定检测
逻辑阵列（4）
参考资料：http://wenku.baidu.com/view/5873b82c2af90242a895e57a.html
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