verilog 模块调用本人想做hdlc帧的收发，刚开始是只有收，发送的帧是通过测试文件输进去的

发布网友发布时间：2022-05-29 09:53

共2个回答

热心网友时间：2023-10-15 03:31

你大概不是用的generate-if, 而是在if语句里实例化hdlc_tb模块。这样做是错的。追问大哥你说的对。我没用generate-if，应该在什么地generate？而且我用generate
if(ACK)语法也是错误的，。说是要常数表达式，说以下你的大概思路，我再去做做，谢谢了！

追答generate 语句是在实例化的时候起作用的。所以，在generate使用到的都必须是常量。比如，你可能有两种不同的hdlc设计。你可以在实例化的时候选择使用其中一种。但是，这个选择必须是在编译的时候就已知的常量。而在你的用法里，ACK是一个输入信号。它在编译的时候，并不清楚ACK的取值。所以这样用是错误的。

PS，从你的描述看不太清楚。似乎应该是比较简单的语法错误。你最好找人看看。

热心网友时间：2023-10-15 03:31

语法语句有问题！

verilog 模块调用 本人想做hdlc帧的收发，刚开始是只有收，发送的帧是 通过测试文件输进去的

verilog 模块调用本人想做hdlc帧的收发，刚开始是只有收，发送的帧是通过测试文件输进去的