FPGA如何把模拟时钟同频率的转换为数字时钟,不使用PLL

发布网友发布时间：2022-05-24 06:07

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热心网友时间：2023-10-02 08:40

那就需要你考虑时钟质量的要求了，FPGA的管脚本身就带有电平判决功能，因此你将模拟信号输入到FPGA管脚时，其实就完成了一次模拟到数字的转换。如果你时钟质量要求不高，你只要通过外部电路满足FPGA输入条件即可。
如果时钟要求较高，一般都需要外部芯片进行电平的转换，如果直接在FPGA内部完成，可以参考PD+NCO （鉴相+数字压控，具体参考DPLL的实现方式）。那么同时也需要一个高速时钟作为参考时钟。

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