verilog 全加器问题,求大神
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发布时间：2022-05-26 22:31
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热心网友
时间：2023-11-22 22:26
moudle adder ( a, b, s, c, ca );
input [3:0] a;
input [3:0] b;
output [3:0] s;
input c;
output ca;
......
里面还要写个F_adder的mole，再把几个F_adder的input output接起来就好了，懒得写了。你自己发挥吧。
