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用Verilog设计一位十进制可逆计数器?

发布网友 发布时间:2022-05-07 13:51

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热心网友 时间:2023-11-04 00:30

mole test (
input cp,
input asclr,
input preset,
input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
);
 
 
always @(posedge cp or negedge asclr)
if ( !asclr) begin
cntvalue <= 4'h0;  
cout <= 1'b0; 
end
else if (preset==1) begin
cntvalue <= psdata;
cout <= 1'b0; 
end
else if ( up ==1) begin
if ( cntvalue < 4'h9) begin
cntvalue <= cntvalue +1;
end
else begin
cntvalue <= 4'h0; 
cout <= 1'b1;
end
end
else if ( !up) begin
if (cntvalue == 4'h0) begin
cntvalue <= 4'h9;
cout <= 1'b1;  
end
else begin
cntvalue <= cntvalue -1;
end
end
 
endmole

热心网友 时间:2023-11-04 00:30

mole test (
input cp,
input asclr,
input preset,
input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
);
 
 
always @(posedge cp or negedge asclr)
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cntvalue <= 4'h0;  
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cout <= 1'b1;  
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cntvalue <= cntvalue -1;
end
end
 
endmole

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mole test (
input cp,
input asclr,
input preset,
input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
);
 
 
always @(posedge cp or negedge asclr)
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cntvalue <= cntvalue -1;
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endmole

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input cp,
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input preset,
input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
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always @(posedge cp or negedge asclr)
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cntvalue <= cntvalue -1;
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end
 
endmole

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input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
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cntvalue <= 4'h0;  
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cntvalue <= 4'h9;
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else begin
cntvalue <= cntvalue -1;
end
end
 
endmole

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mole test (
input cp,
input asclr,
input preset,
input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
);
 
 
always @(posedge cp or negedge asclr)
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cntvalue <= 4'h0;  
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end
 
endmole

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input cp,
input asclr,
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input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
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always @(posedge cp or negedge asclr)
if ( !asclr) begin
cntvalue <= 4'h0;  
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cntvalue <= psdata;
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cntvalue <= 4'h9;
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cntvalue <= cntvalue -1;
end
end
 
endmole

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mole test (
input cp,
input asclr,
input preset,
input [3:0] psdata,
input up,
output reg [3:0] cntvalue,
output reg cout
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always @(posedge cp or negedge asclr)
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cntvalue <= 4'h0;  
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end
else if (preset==1) begin
cntvalue <= psdata;
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end
else if ( !up) begin
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cntvalue <= 4'h9;
cout <= 1'b1;  
end
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cntvalue <= cntvalue -1;
end
end
 
endmole

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input cp,
input asclr,
input preset,
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input up,
output reg [3:0] cntvalue,
output reg cout
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always @(posedge cp or negedge asclr)
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cntvalue <= 4'h0;  
cout <= 1'b0; 
end
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cntvalue <= psdata;
cout <= 1'b0; 
end
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cntvalue <= cntvalue +1;
end
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cntvalue <= 4'h0; 
cout <= 1'b1;
end
end
else if ( !up) begin
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cntvalue <= 4'h9;
cout <= 1'b1;  
end
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cntvalue <= cntvalue -1;
end
end
 
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