VHDL计数
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发布时间：2024-09-26 01:11
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时间：2024-09-29 16:38
begin
if rising_edge(clk) then
if en = '1' then
count <= "0000000";
elsif count < "1111111" then
count <= count + '1';
else
count <= count;
end if;
end if;
end process;
当按下按键时，产生EN脉冲，计数器清0，EN无效时，计计数xf数器计数，从0--127共计128个数，当计到127时，保持计数值不变，直到使用按键将其清0
