用Verilog设计一个具有使能端ncs的2-4译码器

发布网友发布时间：2024-10-06 14:32

共2个回答

热心网友时间：2024-11-20 03:38

mole decoder_2_4(data_out,ncs,data_in);
output [3:0] data_out;
input ncs;
input [1:0] data_in;
assign data_out=ncs?(1<<data_in):4'd0;
endmole

热心网友时间：2024-11-20 03:39

用Verilog设计一个具有使能端ncs的2-4译码器
详细分析,结果,歇息

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