verilog的for语句7人表决器改成11人的怎么改?
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发布时间：2022-05-23 16:27
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热心网友
时间：2023-10-29 05:30
对这种编程语言不懂
凡是和7有关，全改成和11有关的，就差不多了
也就是说所有的6先全改在10再说
半数选票没看懂，好象是自动设置的
热心网友
时间：2023-10-29 05:31
mole voter7(pass,vote);
input[10:0]vote;
output reg pass;
reg[3:0]sum;
integer i;
always @(vote)
begin
sum=0;
for(i=0;i<=10;i=i+1)//for语句
if(vote[i])
sum=sum+1;
if(sum[2]&&sum[1])//if(sum == 4'd6)
pass=1; //超过6人赞成，则通过
else
pass=0;
end
endmole
热心网友
时间：2023-10-29 05:31
mole voter11(pass, vote);
output pass;
input [10:0] vote;
reg [3:0] sum;
assign pass=(sum>=6)?1:0;
always @(vote)
begin
sum<=vote[10]+vote[9]+vote[8]+vote[7]+vote[6]+vote[5]+vote[4]+vote[3]+vote[2]+vote[1]+vote[0];
end
endmole追问可以的话能注释一下吗？我上课基本读没听啊~
verilog的for语句7人表决器改成11人的怎么改?
凡是和7有关，全改成和11有关的，就差不多了 也就是说所有的6先全改在10再说 半数选票没看懂，好象是自动设置的
求~ 10人表决器Verilog HDL程序,for循环语句写
module Vote (VOTEIN,CLK,RST,RESULT);input CLK,RST;input [9:0] VOTEIN;output RESULT;reg RESULT;reg [3:0] votenum;integer i;always @ (posedge CLK or negedge RST)begin if(!RST)votenum <= 0;else for(i=0;i<10;i=i+1)if (VOTEIN[i]==1'b1)votenum<= votenum+ 1'...
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用verilog hdl语言设计一个9人表决器,
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