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Verilog与VHDL两种语言,更贴近底层,语法更灵活的是?
发布网友
发布时间:2022-04-26 06:57
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热心网友
时间:2023-10-08 20:15
是verilog,verilog本来提供的关键字不多,用户可以根据自己的需要灵活的写各种逻辑,而且verilog没有很严格的格式要求,对开发人也比较友好。
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