verilog语言……移位相加程序……
发布网友
发布时间：2023-07-20 02:44
共1个回答
热心网友
时间：2024-12-02 22:33
reg [15:0] b;
reg [31:0] c;
.....
always@ (....)
if(....)
c<={1'b0,c[30:15]+b,c[14:1]};
else c<=c>>1;
if里面的判断条件为a的某位是1或者0.追问看不懂啊……
