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VHDL语言中,变量和信号的区别是啥啊?(也就是EDA)

发布网友 发布时间:2022-04-25 21:25

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2个回答

热心网友 时间:2022-06-17 16:00

不太懂,但是大概是这样:VHDL中有三种数据类型:常量、变量和信号,前两个没啥特别,跟C和C++中的差不多,但是信号是VHDL特有的。变量和信号主要区别体现在功能上,可以对信号设置传输延迟,而变量不能进程process和子程序中不予续定义信号

热心网友 时间:2022-06-17 16:01

变量是可以直接赋值变化的,信号则不可以,得有一个短延时。
比如说a=b,c=b,a=c.信号则可以实现值得直接赋值,儿信号的的话就不行了
这是我的理解,如果不对,请指正
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