38译码器VHDL语言用数据流描述方式写

发布网友发布时间：2022-04-30 02:18

共1个回答

热心网友时间：2022-06-29 00:53

下面是74LS49的VHDL描述，74LS49就是一个驱动共阴极数码管的译码器：LIBRARYIEEE；USEIEEE.Std_logic_1164.ALL；ENTITYls49ISPORT(bl_n：INStd_logic；bi：INStd_logic_vector(3DOWNTO0)；a，b，c，d，e，f，g：OUTStd_logic)；ENDls49；ARCHITECTUREbehave_49OFls49ISSIGNALs:Std_logic_vector(6DOWNTO0)；BEGINPROCESS（bi，bl_n）BEGINIFbl_n=′0′THENs′0′)；ELSECASEbiISWHEN″0000″=>sssssssssssssssss′0′)；--熄灭ENDCASE；ENDIF；ENDPROCESS；a<=s(0)；b<=s(1)；c<=s(2)；d<=s(3)；e<=s(4)；f<=s(5)；g<=s(6)；ENDbehave_49；

声明：本网页内容为用户发布，旨在传播知识，不代表本网认同其观点，若有侵权等问题请及时与本网联系，我们将在第一时间删除处理。E-MAIL:11247931@qq.com