VHDL 语言的38译码器和4选一数据选择器的CASE语句和IF语句的程序怎么编啊？

IF D='000' THEN Q<='000';ELSE IF D='001' THEN Q<='001'END IF;END IF;

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s1,s2: in std_logic; --选择信号 y : out std_logic ); --输出信号，数据类型和输入应一致 end entity;architecture bhv of mux4_1 is signal s :std_logic_vector(1 downto 0);begin s<=s1&s2;process(s,a,b,c,d)begin if s="00" then y<=a;elsif s="01" then y<=b;e...

i1, i2, i3:in std_logic_vector(15 downto 0); s0, s1: in std_logic; y : out std_logic_vector(15 downto 0)); end xzq4; architecture rtl of xzq4 is signal sel : std_logic_vector (1 downto 0);

在应用中，设置一定的选择标志信号状态即可得到相应的某一路信号。这就是数据选择器的实现原理。实验内容1、分别采用原理图和VHDL语言的形式设计4选1数据选择器2、对所涉及的电路进行编译及正确的仿真。三、实验条件QuartusII实验环境四、实验与仿真原理图：D0、D1、D2、D3：输入数据A1、A0：地址变量由...

always @(CS or D0 or D1 or D2 or D3 or D4 or D5 or D6 or D7) //过程块结构，以下是逻辑功能描述部分 begin if (CS==1)DOUT<=0;else case(A) //输入，输出对应的情况，即为行为描述语句 3'b000 : DOUT = D0;3'b001 : DOUT = D1;3'b010 : DOUT = D2;3'b011 :...

二选一选择器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX21 IS PORT(A:IN STD_LOGIC;B:IN STD_LOGIC;S:IN STD_LOGIC;Y:OUT STD_LOGIC );END ENTITY MUX21;ARCHITECTURE MUX21A OF MUX21 IS BEGIN PROCESS(S,A,B) BEGIN IF S='0' THEN Y<=A;ELSE Y<=B;END IF;END ...

多数情况下使用数据选择器的效率更高，不过当前较为先进的综合器在开启指定优化以后可以选择最优结构。通用计算机领域，CPU 的硬件结构是不变的，指令串行执行，算数和逻辑运算通过 ALU图执行，跳转则写入程序计数寄存器实现。控制语句的实现是基于软件层面的，与硬件层面的分支结构没有关系。如果你了解过内存...

你好，对vhdl语言不了解，帮不了你。

八选一须具选择器：用CASE语句。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux_8_1 IS PORT (A,B,C,D,E,F,G,H,En:IN STD_LOGIC; S:in STD_LOGIC_vector(2 downto 0); Y: out STD_LOGIC);end mux_8_1;ARCHITECTURE mux OF mux_8_...

第三个我觉得挺奇怪的，wait语句我一般都是在testbench里才用，这一边名叫test，一边又写的像D触发器……我弄testbench的话都是直接用软件生成前面的一大截，原理是用component语句调用要仿真的模块。第四个是个二选一；我手边没有软件不好下定论。问题的话，比较明显的事case没有default，这个只是个...