发布网友 发布时间:2022-04-30 04:05
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热心网友 时间:2023-07-09 09:21
SystemVerilog 中引进了C++的面相对象编程的思想,也就说想学好SystemVerilog没有一定C++基础是有些困难的,不过在ASIC验证中,主要涉及的是SystemVerilog和通用验证方法学如UVM、OVM等,现在采用的是UVM验证方法学,再验证中还涉及到验证平台自动化,因此也需要学习如TCL、Perl脚本语言,同时需要了解Makefile语法规则,其实在我看来验证和设计是不分家的,想要做好验证,不光是仅仅考虑到验证平台搭建,还需要和设计一起了解具体芯片的设计过程细节。