新手求助，verilog hdl要设计一个带异步清零和异步预置的8 位二进制加法计数器，麻烦看看代码哪儿错了。。

发布网友发布时间：2022-05-01 03:19

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热心网友时间：2023-10-03 03:27

8’b11111111，那个 8与b之间的符号打错了，应该是单引号‘ ，你改下在试试，而且你的代码是同步复位和置位的，不是异步的，要想实现异步需要将always @ (posedge clk)

改成always @ (posedge clk or posedge reset or posedge load)

例外建议在时序的逻辑内部qout=0; cout=1；这些等式都写成qout<=0; cout<=1;

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