基于verilog的CMI编解码

发布网友发布时间：2022-04-30 19:07

共2个回答

热心网友时间：2022-06-30 03:20

mole cmi_code(clk,reset,data,code_out);
input clk,data;
input reset;
output [1:0] code_out;
reg flag;
reg [1:0] code_out;
always @(posedge clk or negedge reset)
begin
if(!reset) begin
code_out<=0;
end
else if (data==1) begin
if (flag) begin
code_out[1]<=0;
code_out[0]<=0;
flag<=~flag;
end
else if (!flag) begin
code_out[0]<=1;
code_out[1]<=1;
flag<=~flag;
end
end
else if(data==0) begin
code_out[0]<=1;
code_out[1]<=0;
end
end
endmole

热心网友时间：2022-06-30 03:21

呵呵，口气强硬啊，有奖啊？？？

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