IC 设计工具篇 -- 寄存器模块生成脚本设计过程(verilog 版)_百度...

发布网友发布时间：2023-12-27 19:02

共1个回答

热心网友时间：2024-07-24 08:29

1.读取寄存器列表
2.对没有制定默认值的地方进行添加，没有地址的使用前面进行累加
3.检查地址、bit位有无粘连
4.产生输入输出端口
5.产生localparam 地址内容
6.产生后续会使用到的信号定义
7.产生寄存器写使能逻辑
8.产生每个寄存器的写过程和输出信号拆分和读取信号合并内容
9.产生寄存器读逻辑
10.合并上述内容进行输出

声明：本网页内容为用户发布，旨在传播知识，不代表本网认同其观点，若有侵权等问题请及时与本网联系，我们将在第一时间删除处理。E-MAIL:11247931@qq.com