关于VHDL 数码管显示问题!!!
发布网友
发布时间：2022-12-25 04:08
共1个回答
热心网友
时间：2023-07-17 16:02
看代码没问题
仿真没问题是指仿真的时候clk信号进去，确认sm_seg和sm_bit有值出来么
process(data)
解信号sm_seg
process(tdata1,tdata2,state)
解信号sm_bit
如果确认sm_seg和sm_bit有值出来
可能是你解信号的编码跟数码管硬件对不上
debug的时候你把sm_seg和sm_bit固定(部分和全部)
然后验证你的解码
看看数码管的解码说明
clk要有输入，最好再加个resib: in线用于看复位成功否
