用mig生成DDR3控制器,运行example design 跑仿真出错,求助

发布网友发布时间：2022-08-10 18:03

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热心网友时间：2024-12-04 08:50

是xilinx的example design的书写错误，端口映射搞错了，这个可以手动修改。我在ise中跑的时候，这里只是报了warning，并没有error，应该说是可以使用的。
你说的500us问题，应该是ddr3_model模块报的warning。按照JEDEC的规范，SDRAM上电之后，reset#要保持200us的复位时间，之后CKE还要经过500us的时间才能有效。在这500us的时间里，SDRAM在进行内部初始化。
如果是仿真的话，200us的复位时间和500us的初始化时间应该是可以忽略的

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