用verilog设计一个同步4位二进制可逆计数器

发布网友发布时间：2022-07-20 05:48

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热心网友时间：2024-04-23 16:43

mole counter(clk,clr,s,en,updn,data_out);
input clk,clr,s,en,updn;
output [3:0] data_out;
reg [3:0] data_out;
always @ (posedge clk )
if(clr)
begin
data_out<=0;
end

else
if(s)
begin
data_out<=1;
end

else
if(en)
begin
if(updn)
begin
if(data_out==15)
data_out<=0;
else
data_out<=data_out+1;
end
else
begin
if(data_out==0)
data_out<=15;
else
data_out<=data_out-1;
end
end

else
data_out<=data_out;
endmole

热心网友时间：2024-04-23 16:43

建议用状态机表示功能的切换。。。。来自：求助得到的回答

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