JK触发器(负边沿触发)Verilog HDL 语言

发布网友发布时间：2022-07-16 04:44

共1个回答

热心网友时间：2024-12-04 14:40

always @(negedge clk or posedge rst)
begin
if(rst)
data_out<='b0;

else
data_out<=data_in;

end
这样？说实话已经忘了JK 的功能了

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