求助:FPGA综合时出现很多的warning怎么办?

发布网友发布时间：2022-10-13 18:20

共4个回答

热心网友时间：2023-11-08 04:04

你是用verilog写的吗？最好把源程序发上来，给你找出问题。verilog 不如vhdL的规范性强，所以容易产生一些锁存器，虽然不影响综合，但可能会占用不必要的资源，建议你养成良好的编程习惯，ps：你是用的XILINX的fpga吧我倒是对altera公司的fpga比较熟悉，xilinx的没用过，不过可以肯定的是，你养成良好的编程习惯可以减少warning的。

热心网友时间：2023-11-08 04:04

看啊，第一个变成常数了，第二个没连。

热心网友时间：2023-11-08 04:05

这2个警告是因为 ram39_35 写入了固定值
信号 ram3_0连接不全
警告需要你自己根据警告内容和你的代码或电路检查,如果不影响工作有一些是可以忽略的
如果仿真逻辑,时序分析是对的,问题不大但最好检查一遍心里有数最好

热心网友时间：2023-11-08 04:05

有些警告是可以忽略的，能不能忽略就要看这些警告的具体含义是什么？