用CPLD设计的频率计有什么好处

发布网友发布时间：2022-10-17 03:47

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热心网友时间：2023-10-27 06:09

用CPLD设计频率计避免了用电路图设计时所引起的毛刺现象，体积更小，性能更可靠。
用CPLD设计频率计使复杂的数字电子系统设计变为芯片级设计，很方便对设计进行在线修改，利用CPLD芯片进行测频计数实现了简易数字频率计的设计。
频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。频率计主要由四个部分构成：时基电路、输入电路、计数显示电路以及控制电路。
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。
CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。

热心网友时间：2023-10-27 06:09

频率计是一种基本的测量仪器，频率测量是电子学测量中最为基本的测量之一。由于频率信号抗干扰性强，易于传输，因此可以获得较高的测量精度。
CPLD器件的出现给现代电子设计带来了极大的方便和灵活性，使复杂的数字电子系统设计变为芯片级设计，同时还可以很方便地对设计进行在线修改。利用CPLD芯片进行测频计数，从而实现了简易数字频率计的设计。
CPLD编程特点是：用CPLD实现数字频率计，无论底层还是顶层文件均用VHDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。