verilog中的空白符总是忽略的吗
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发布时间：2022-08-21 02:44
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时间：2023-11-16 06:32
空白符包括空格符（\b）、制表符（\t）、换行符和换页符，在编译和综合是，空白符容易被忽略。
注：加入空白符的目的就是增加程序的易读性！
单行注释符：以“//”开始，Verilog忽略从此处到行尾的内容。
多行注释符：多行注释符以/*开始，到/结束。系统自动忽略中间内容。
在Verilog中标识符被用来命名信号名，模块名，参数名等，它可以是任意一组字母，数字，$符号和下划线符号的组合，应该注意的是，标识符字母是区分大小写的，并且第一个字符必须是字母或者下划线符号。
