rs触发器VHDL描述仿真波形部分出不来什么问题

发布网友发布时间：2022-08-29 05:38

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热心网友时间：2024-10-08 09:34

我感觉与认为，你最后一个ELSE是把它默认为r,s均为1时的结果了，但是这最后一个ELSE包含两个结果一个是：r,s均为1时产生的结果，另一种为：r,s均为0是产生的结果。故两种结果产生干扰而无法显示结果。其实你可以根据RS触发的原理图直接写出VHDL描述，可以省去状态的判断，如：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity rs is
port(r,s:in std_logic;q,qn:out std_logic);
end rs;
architecture a of rs is
signal q1,qn1:std_logic;
begin
q1<=s nand qn1;
qn1<=r nand q1;
q<=q1;
qn<=qn1;
end a;

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