求如图TTL电路的输出逻辑

发布网友发布时间：2023-03-22 10:48

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热心网友时间：2023-04-29 13:16

a图：51欧小于关门电阻，10K欧大于开门电阻，故输入端从上到下是0、0、1。输出Z=0
b图：与非门，三输入端为1、1、1，输出Z=0
c图：这是两个集电极开路与非门（OC门）相“线与”，显然输出Z=0
d图：这是三态输出门，由于EN是低电平开通，所以图中三态门不能开通，输出Z不为0也不为1，是高阻状态。

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