如何提高集成电路成品率

发布网友 发布时间：2022-04-23 17:00

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热心网友 时间：2022-04-27 20:15

面向高成品率设计的EDA技术

成品率下滑已成为当今纳米集成电路设计中面临的最大挑战之一。如何在研发高性能IC 同时保证较高的成品率已成为近年来学术界及工业界关注的热点问题。 一 芯片成品率在电子产品生产中，成品率问题由于与生产成本以及企业利润直接相关，一直以来受到业界的广泛关注。如果产品的成品率过低，将会使生产成本陡然上升，不仅造成企业利润减少，而且还会降低产品的市场竞争力，甚至造成整个产品项目的失败。 成品率问题的重要性同样也体现在作为电子产品及IT 产业的支撑产业——集成电路(IC)的设计和生产中。而且，在IC 的设计和生产中成品率问题显得更加突出，这主要与IC 设计及制造的特点有关。首先，集成电路生产工艺十分复杂，一个芯片的产生往往要经过几十甚至上百道工艺步骤，生产周期较长，在整个制造过程中任何一个工艺步骤上的偏差都将会对产品成品率造成影响。其次，集成电路生产的投资巨大，一条普通生产线往往需上亿美元，先进生产线的造价更是惊人。如果流片的成品率过低（30%以下），将缺乏市场竞争力，难以付诸批量生产。 成品率问题目前已成为影响IC 设计及制造企业投资风险的关键因素之一。因此，许多IC 开发项目甚至不惜适当降低IC 的性能指标来满足成品率的要求，这样至少可以使产品进入市场收回投资。 近年来，IT 产业的迅猛发展，为了追求IT 产品的高性能及便捷性，IC 规模不断扩大，特征线宽不断缩小，当前国际上CMOS 的主流工艺已由几年前0.25μm 降至0.10μm 以下。90 纳米及60 纳米生产线正在成为下一代主流生产线，而成品率下滑已成为当今纳米集成电路设计中面临的最大挑战之一。而且，随着无线产品的大量应用，对带宽及器件响应速度也提出了更高的要求，高性能的射频集成电路及微波单片集成电路（RFIC、MMIC）的研发以及新材料、新工艺、新器件的大量采用为IC 设计带来了前所未有的挑战。这些因素大大增加了IC 制造过程中的不确定性，使得IC 产品的成品率更加难以控制。由于成品率问题的重要性，在当前的IC 研发中，对成品率问题的考虑已渗透到IC 设计制造的各个阶段。如何在研发高性能IC 同时保证较高的成品率已成为近年来学术界及工业界关注的热点问题。 二 借助EDA 技术提高成品率 影响IC 成品率的因素有很多，但主要来自两个方面:第一是工艺线水平、材料特性及环境的影响。在IC 制造过程中如果工艺线不稳定，将会导致制造结果与设计的偏差，使成品率降低。同时，不同材料有着不同的加工工艺，加工难度也不一样，材料特性也是影响成品率的重要因素。而环境因素如温度、湿度等也会对IC 的品质造成影响，从而引起成品率降低。在工艺方面最突出的就是缺陷对成品率的影响。缺陷是由于IC 工艺线不稳定，使理想的IC 结构发生变化，如金属条变形、粉尘颗粒与冗余物的出现等。针对这些问题主要通过改进、调整工艺线、进行工艺过程控制（SPC）来解决。 第二是来自设计方面的影响。如果在IC 设计中参数设计不合理，则会导致IC 性能上的缺陷，造成成品率过低。同样在结构设计方面的不合理也会造成成品率问题。针对此类问题主要通过改进参数及结构设计，增加冗余结构设计等方法改善成品率。除了工艺线的调整与控制需完全在制造阶段考虑外，其他有关成品率问题都可在IC 设计阶段予以解决或者改善。由于在设计阶段对成品率的问题进行充分考虑，可以有效避免成品率问题带来的风险，因此面向高成品率设计的EDA 技术日益受到的重视。 目前，无论在工艺方面还是设计方面就利用EDA 技术提高成品率设计提出了许多有效的方法。这些方法主要的目的是解决以下三个问题： 1.减小设计与制造间的误差。 主要是指由于工艺、材料、环境等因素的影响造成的误差，主要通过改进工艺线、改善材料及环境、提高模型精度（建立考虑多种因素的元器件仿真模型）等达到使设计参数与加工后的参数基本一致。例如，在超深亚微米工艺下利用统计学技术，通过对测试数据进行统计学分析及Monte Carlo 仿真，针对参数偏差及失效点（缺陷）的统计分布特点建立统计学模型，以及在此基础进行灵敏度分析、成品率分析、优化以有效提高成品率；又如利用OPC（光学校正）技术，可对在光刻过程中产生的与原设计不一致的不规则几何图形进行校正，以减小与原设计的误差。再如超深亚微米工艺下，随着频率提高、特征尺寸减小带来互连线的各种高频效应，由此产生了信号完整性等许多复杂的问题，导致设计参数的偏离。建立有效的互连线模型和实现互连线网快速模拟，这也是面向高成品率设计目前亟待解决的一个重要问题。 2.成品率估计。 即在投片生产之前，根据工艺及设计的具体情况，利用EDA 工具对成品率进行预测，如果成品率达不到预定指标，则需采取进一步改进设计、调整工艺等措施，提高成品率，降低投资风险。如在超大规模集成电路（VLSI）设计中，为了避免工艺缺陷对成品率的影响，通过对缺陷的统计分布情况进行分析，从中得出成品率估计结果。 3.成品率优化。 在成品率较低的情况下，采用一些工具对成品率结果进行优化（主要指对设计的优化）。如：设计中心法（Design Centering），通过将设计参数值调整到参数值分布区域的中心，以避免工艺中的随机扰动引起的对电路性能的影响，从而使成品率提高。 三 常用成品率设计算法 目前成品率分析及优化的方法大致可分为两类，一种是数值方法，根据电路方程的特点对成品率进行估算及优化，具有运算速度快、估计结果精确的特点，但是其灵活性差，难以应用于复杂电路中；另一种是统计方法，主要是Monte Carlo 方法及其改进方法，这种方法简单灵活，可用于复杂电路的成品率分析及优化，但是其准确性依赖于仿真模型的准确性及仿真次数，而且其运算效率也与模型的复杂程度及仿真次数有关。 1.数值方法 基于数值算法（国外有的文献也称之为几何算法）的成品率分析及优化技术的研究早在上世纪六七十年代已开展了大量研究，当时主要是针对电路中的成品率问题及容差分析等问题。随着集成电路的出现，这些算法大多数也沿用于集成电路成品率的分析与优化中。数值方法具有运行效率高、计算精确等特点，目前仍在IC 设计中具有重要的地位。 基于数值方法的成品率分析算法的基本原理是：根据电路设计的性能指标及电路方程，计算出可以接受的电路（符合成品指标的电路）其设计参数的分布区域（以下简称可接受区），然后通过比较可接受区与电路设计参数在制造过程的误差范围的分布区（简称参数分布区），得出对当前设计参数下成品率的估计值，如果成品率过低，可以通过调整设计参数值，改变参数分布区，以提高成品率（成品率优化）。数值方法的原理虽然简单，但是在实际的电路设计中，存在许多问题：一是参数维数问题，电路参数往往多达几十甚至上百个，要分析求解的可接受区域及参数分布区是一个超椭圆（Hyperellipsoid），随着电路参数的增加，电路分析的工作量成几何指数增长，这为成品率的最终分析求解带来很大困难。二是电路方程的复杂性，随着IC 性能指标的提高，及新材料、新器件的应用，在分析中需考虑的因素也越来越多，如：耦合、色散、趋肤效应等，电路方程的求解难度大大增加，这可能导致最终的成品率问题无法求解。当然，可以采用一些简并公式和简化方法进行处理，但是这将使成品率分析及优化结果的准确性在成品率问题中主要注重准确性，即结果与实际的一致性，而不是精确性，即对精度要求并不太严格）大打折扣。三是响应函数的形状问题，在成品率优化中，目前主要采用牛顿法、最小二乘法及其改进算法等，针对响应函数呈凸状时，可以较快收敛，得到优化结果，而不适用于响应函数呈凹状的情况。目前在成品率分析及优化中常用的算法有线性切割法、单纯形*近法、模拟退火法、拉丁方法、椭圆法（Ellipsoidal technique ）等。 近年来，由于IC 技术的飞速发展，依靠纯数值方法进行成品率的分析与优化方法，特别是在遇到高阶微分方程求解及物理效应分析时，已经力不从心，在许多应用中受到了*。随着计算机技术的发展，建模仿真技术的大量应用，基于统计学技术的IC 成品率分析优化工具逐渐[工业电器网-cnelc]成为现在EDA 中的主流成品率工具。 2.统计学方法（统计设计方法） 基于统计学的成品率分析及优化算法（在有的文献中称之为统计设计方法）的核心是蒙特卡罗（Monte Carlo ）方法。蒙特卡罗方法又称为计算机随机模拟方法，是一种基于“随机数”的计算方法。这一方法源于美国在第一次世界大战中研制原子弹的“曼哈顿计划”。该计划的主持人之一，数学家冯·诺伊曼用驰名世界的*——摩纳哥的Monte Carlo ——来命名这种方法，为它蒙上了一层神秘色彩。其实Monte Carlo 方法的基本思想很早以前就被人们所发现和利用，早在17 世纪，人们就知道用事件发生的“频率”来决定事件的“概率”。19 世纪人们用投针试验的方法来决定圆周率л。上世纪40 年代电子计算机的出现，特别是近年来高速电子计算机的出现，使得用数学方法在计算机上大量、快速地模拟这样的试验成为可能。 科技计算中的问题比这要复杂得多。比如金融衍生产品（期权、期货、掉期等）的定价及交易风险估算，问题的维数（即变量的个数）可能高达数百甚至数千。对这类问题，难度随维数的增加呈指数增长，这就是所谓的“维数的灾难（Course Dimensionality）”，传统的数值方法难以对付(即使使用速度最快的计算机)。Monte Carlo 方法能很好地用来对付维数的灾难，因为该方法的计算复杂性不再依赖于维数。从而使得以前那些本来是无法计算的问题现在也能够得到解决。以前，有许多电路成品率方法是建立在非线性规划的基础上的，如:线性切割法、单纯形*近法等。这些方法将成品率问题转化为求解约束极值问题，虽然在数学模型建立方面相对比较简单，但是计算上十分繁复。随着电路产品规模的扩大，参与计算的电路参数越来越多，约束函数越来越复杂，这些方法已不适于电路成品率的计算。 随着计算机技术的迅速发展，在上个世纪六七十年代出现了一种新的电路成品率分析方法——蒙特卡罗成品率分析方法。这种方法根据蒙特卡罗方法的基本思想，通过计算机随机模拟来计算电路产品的成品率，对于规模较大且比较复杂的电路可在较短的时间内得出分析结果，从而大大地提高了电路成品率分析的效率。蒙特卡罗成品率分析方法至今仍然是一种普遍应用的电路成品率分析方法。 按蒙特卡罗法求出的成品率仅为实际成品率的近似统计估值，而且这一近似统计估值与参数抽样规模的大小有关。抽样规模越大，统计估值越精确。一般，为获得合理的估值，需要进行上百次乃至千次试验。这对大规模电路网络来说，电路分析所花费的计算成本是相当可观的，这一点往往*了蒙特卡罗法的应用范围。单纯应用蒙特卡罗法得不到最佳成品率、最佳额定参数及最佳容差。尽管如此，在电路的统计设计中，蒙特卡罗法仍是一个最基本的方法，并且具有显著的优点，如：虽然计算精度与抽样规模成平方关系，但抽样规模与待求参数的数量无关；方法本身比较简单，易于编程；蒙特卡罗法与产品的可接受区的形状即是否为凸域无关，这对于将此方法应用到成品率的最优化问题无疑是一优点。由于上述优点，蒙特卡罗法至今在电路统计设计中仍然是被人们普遍应用的、强有力的方法。 基于蒙特卡罗方法的成品率算法的基本原理：首先根据电路中参数的特点对参数分布情况进行假设（一般是具有特定参数的正态分布），利用计算机伪随机数算法产生一批服从于假设分布的样本点，将样本点值代入电路仿真模型，进行电路仿真，通过比较仿真结果与预定的成品合格指标，对合格样本点进行统计，那么合格样本点数与总样本点数的比值就是成品率的估计值。 虽然蒙特卡罗方法原理比较简单，但是在实际应用中需要解决以下几个关键问题： 2.1.假设分布与实际分布的一致性。 由于电路参数的实际分布需要通过大量的测试才能获得，所以在实际应用中往往采用假设分布代替实际分布，那么假设分布状况与实际分布的偏差大小成为成品率估计准确性的关键。而且实际应用中往往采用改进算法，这些算法大多根据假设的分布情况进行推导，以减少仿真次数。如果假设分布与实际分布之间差别较大，可能使最终成品率估计结果出现错误。 2.2.仿真次数。 目前在一般的基于蒙特卡罗的成品率分析中仿真次数为200 次～2000 次。由于蒙特卡罗方法的精度与仿真次数的平方成正比，也就是说仿真次数越多，成品率估计越准确。然而，随着仿真次数的增加，整个成品率分析的时间大大增加。尤其是针对比较复杂的电路，仿真一次时间较长，可能造成一次成品率分析需要几天的时间，这为后面的成品率改进工作带来极大的不便。仿真次数问题是影响成品率分析算法性能的关键问题，目前主要从两个方面解决，一是通过设计抽样策略，通过对挑选具有参数分布特征的样本点进行仿真，以减少仿真次数，如：系统抽样法、重要抽样法等。另一种方法通过减少单次仿真时间来提高成品率分析效率，主要是根据电路的仿真模型的特征，构建快速模型代替原模型进行仿真，如：采用人工神经网络方法、模糊逻辑方法、统计模型等。 2.3.模型精确性问题。 EDA 工具是建立在电路元器件模型的基础上的，模型的精确性直接影响到仿真结果的精确性，同样在成品率分析中，如果模型精度较差，则会造成分析结果不准确，甚至是错误的结果。 由于统计设计方法具有不受电路特征*、方法简单灵活、计算准确等特点，已成为面向高成品率设计EDA 技术中的重要组成部分，当前许多国际上著名的大型EDA 工具软件如：Agilent ADS、Cadence、Synopsys 等都集成了专门的统计学工具包或统计设计工具模块，以满足高成品率设计的要求。随着集成电路技术的发展，设计难度的增大，基于统计设计方法的面向高成品率设计EDA 技术将在IC 设计中具有更好的用武之地。 四 发展前景 随着IC 研发及制造企业的竞争日趋激烈，成品率问题作为影响企业经济效益的关键因素，已成为IC 设计及制造企业提高产品市场竞争力的重要砝码。目前在许多大型的IC 设计及制造企业配有专门的成品率团队。而且出现了许多以解决成品率问题的集成电路设计服务公司。如PDF Solutions 公司就是一家专为晶圆厂和代工厂提供成品率优化解决方案的供应商，而且目前正有意向EDA 领域拓展，并推出了一种工具pDfx，它可在数字IC 设计过程的物理综合阶段改善设计并提高成品率，预计该软件的年使用费为15 万美元。 EDA 工具开发方面更是掀起一股热潮，自2002 年以来几乎每年都有新的成品率EDA 工具发布，如：2003 年ChipMD 公司推出成品率优化工具软件DesignMD ，可根据加工数据统计和操作条件调整模拟/混合信号器件晶体管的尺寸，使成品率提高30% ，性能提高50%。该软件可运行在Unix 和Linux 平台下，其一年使用期的定价为5 万美元。而且近年来许多老牌的EDA 公司Cadence 、Synopsys 等也纷纷推出成品率优化工具包，如：Cadence 公司推出的Encounter Diagnostics 工具，Silvaco 公司推出的SPayn 等。而且值得一提是一些小型EDA 公司单纯以DFY(Design for Yield) 统计设计工具为产品，取得十分喜人的市场业绩，如：ZKOM 公司的Crystal Yield, ChipMD 公司的DesignMD 等，由此可见基于统计技术的DFY 技术备受业界推崇，而且统计DFY-EDA 具有较好的市场前景。面向高成品率设计的EDA 工具已成为EDA 软件业一个新的增长点。 目前国内在这方面已开展了相当多的研究，如西安电子科技大学在缺陷导致的IC 功能成品率问题方面的研究、浙江大学在利用光学校正技术（OPC）改善IC 成品率的研究等都取得较好的成果。但是由于我们国内EDA 软件产业发展起步较晚，目前国内具有自主知识产权的商用面向高成品率设计的EDA 工具尚不多见。我国集成电路产业正处于高速发展阶段，当前进一步开展面向高成品率设计的EDA 技术研究以及完善EDA 工具软件的研制对提升我国集成电路技术水平及IC 设计制造企业竞争力具有十分重要的意义，而且对我国EDA 软件产业的发展也具有巨大的推动作用。

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晶片内芯片布局对成品率的影响

通常,在晶片内芯片布局设计中总是要想办法使每片晶片内含有最大的芯片数,从而具有最高的芯片生产率。然而芯片生产输出产量还会受到很多其它因素的影响,特别是会受到分步重复曝光机的曝光时间和在探针台上的测试的次数的影响。这就意味着这种晶片内芯片的某种布局策略不一定会得到最高的成品率。WaferYield Inc.公司总结了16家集成电路制造企业的生产情况,经研究发明出了一种较好的晶片内芯片布局方法,它能提高芯片成品率从而提高产量输出。用这种方法可以使芯片成品率提高6%。

WaferYield公司总裁兼CEO的 Ron Sigura说：“我们发现,在一片晶片上用两种不同的芯片布局方法可以设计得到相同的芯片数目,但分步重复曝光机的产量输出的差别可以高达18%。”他解释说,平均而言分步重复曝光或扫描曝光机设备平均7%的产能是用于生产位于晶片边缘处占芯片总数1%的芯片,而这些芯片的成品率很小。他们公司的WAMA (Wafer Mapping) 曝光场区/芯片区 布局系统能综合考虑成品率、曝光机和测试设备的生产效率、投资成本和回报等因素,对各项参数能进行整体的优化,最后得到最优的芯片布局结果。“这种平衡式的布局方法可能不会使每片晶片上的芯片数目达到最大化,但是它将使整体的成品率和生产效率达到最大化。”

这一研究方法显示,大约有一半的公司采用人工布局方法,而另一半的公司则使用内部软件来布局,使晶片上的芯片数最大化。在少数情况下,还会采用使Reticle内曝光场区总数最小化的排布策略。这种方法的出发点是假设所有Reticle曝光场区用到数目相同的掩摸版。然而,如WaferYield*兼首席技术官Eitan Cadouri所说,今天,这种方法不再是正确的了,因为有些Reticle的曝光区域只包含CMP层（3到7层掩膜）,而其它Reticle区域则包含了一 套完整的掩膜版（16~30层掩膜）。CMP区所需要的曝光时间要比其他区域所需要的曝光时间少得多。此外,Cadouri还认为不是所有区域的曝光时间都是完全相同的。“在有些情况下要使用Blading技术,而Blading一个Reticle区域要比正常的区域花更长的时间。“我们对分步重复曝光时间的模拟结果显示,即使芯片数目完全一样,不同的布局方法其步进曝光所需要工艺时间也会有4~18%的差别。

在分步重复曝光机的曝光方面,他们对晶片边缘处一些芯片的曝光时间进行了重新评估,发现可以对提高部分生产效率起到一定的作用。例如,如果分步重复曝光机的曝光光场一次能曝光4个芯片的话,在晶片边缘处进行曝光时,套准过程可能会花费更长的时间,或许其中的一两个芯片对成品率毫无贡献,因为只有部分Reticle的图形在晶片内。

至于测试方面,通常都是用户先做好晶片内芯片的测量布局,然后生成相应的测试布局图。而WAMA软件却能把测试时的一些*条件,在产生晶片测试布局图时就事先考虑进去。

或许这种布局策略最大的优点是不需要改变任何生产工艺。它支持所有芯片制造商所使用的分步重复曝光机和扫描曝光机,并能帮助工程师对设计、制造、封装和测试各个环节的操作。

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基于形态学和线性规划方法的成品率增强方法

号上每一点处对应结构元素的最大值;而灰度腐蚀是将结构元素紧贴在信号下方“滑动”，其原点刻画出的轨迹。他们分别记为：f⊕g,fg。对灰度图像的膨胀(或腐蚀)操作有两种效果:如果结构元素的值都为正的，则输出图像会比输人图像亮(或暗);根据输人图像中暗(或亮)细节的灰度值以及它们的形状相对于结构元素的关系，它们在运算中被消减或被除掉。灰度形学中的开闭运算都可以用来提取特征或平滑图像。灰度图像的开运算可以去掉图像上与结构函数的形态不相吻合的凸结构，同时保留那些相吻合的凸结构;而闭运算则会填充那些图像上与结构函数不相吻合的凹结构，同时保留那些相吻合的凹结构。

第五章 关键面积方法研究 21

第五章 关键面积方法研究

本章首先讨论了关键面积概念和对成品率研究的意义，然后研究了现有的开路、短路关键面积基础模型，分析了其不足之处并提出了改进的关键面积应用模型，在此基础上设计了关键面积提取算法。最后研究了故障敏感度分析方法，论述了MC方法和关键面积方法在故障敏感度分析中的统一性。

5.1 关键面积方法概述

集成电路对制造缺陷的敏感程度可用关键面积(Critical
Area)来描述，一般认为关键面积的定义是：集成电路芯片上出现缺陷时必定导致电路产生故障的特殊区域的面积。利用关键面积的概念，某一类制造缺陷在芯片上引起的平均故障数可以表示为：

??Aav?D

积，D是该类缺陷的平均缺陷密度。Aav可以表示为: (3.1) 其中λ是该类制造缺陷在芯片上引起的平均故障数，Aav是该类缺陷的平均关键面

(3.2) Aav??A(R)h(R)dRR0R其中A(R)是粒径为的 缺陷在芯片上的关键面积，h(R)是该类缺陷的粒径分布函RM

数，R0表示版图最小线宽，RM为最大缺陷粒径。关键面积的提出隐含了一个重要的概念：制造过程中当一个粒径为R的缺陷出现在芯片上时，该缺陷并不一定导致电路产生故障，能否导致故障取决于其位置是否在构成关键面积的特殊区域中。

a.缺陷落在关键区域中形成故障 b.缺陷不在关键区域中不导致故障

图3.1导致电路故障的关键区域示意图

关键面积决定缺陷是否导致故障的情形如图3.1所示

22 基于形态学和线性规划方法的成品率增强方法

5.2关键面积基础模型研究

制造缺陷有很多种，但对电路产生的功能故障主要可分为导体层上的线条开路、短路以及导体层间的短路，其中开路故障主要由导体丢失物缺陷引起，而短路故障主要由导体冗余物缺陷引起，层间的短路主要有针孔缺陷等引起。根据每一种缺陷产生故障的机理，需要相应的建立各种缺陷的关键面积模型。

图 3.2 Y×X的芯片上一条长L宽W的金属线

5.2.1 开路关键面积基础模型

考虑如图3.2所示的简单版图模式，一条长为L、宽为W(L>W)的金属线淀积

Rc=R-W Ac(R)=(R-W)L

2W≤R W<R<2W

图3.3 长金属线开路关键区域

第五章 关键面积方法研究 23

于长为Y(Y?L)、宽为X的绝缘衬底上，考虑丢失物缺陷对该金属造成开路的影响。丢失物缺陷要引起金属线条开路必须满足两个条件，第一，缺陷圆粒径必须大于等于线条宽度；第二，缺陷圆的圆心必须落在如图3.3所示的阴影区域中。当这两个条件都满足时，使缺陷圆心必须位于一个长为L、宽为Rc的区域中，并且使金属线条完全断开，这种情况下Rc可和Ac(R)可表示为:

Rc?R?WAc(R)?Rc?L(3.3)

?(R?W)L

定义故障区域宽度Rc与芯片宽度W之比为故障核(相当于归一化故障率)，记为K(R?W)。这样，Ac(R)可表示为:

Ac(R)?AchipK(R?W)

(3.4)

图 3.4 长金属线开路故障核

其中Achip表示芯片面积。长金属线的故障核如图3.4所示，故障核可表示为:

?0,??R?WK(R?W)??,

?X

??1,0?R?WW?R?W?XR?W?X(3.5)

24 基于形态学和线性规划方法的成品率增强方法

图3.5 长金属线的开路故障核特性
由故障核可知，当R小于W时，丢失物缺陷是不能导致金属线开路的，即故障率为0，当R?W?X时，说明缺陷粒径比芯片宽度还大，则电路故障率达到最大。由(3.4)得到关键面积为:

0?R?W?0,(3.6) ?Ac(

R)??L(R?W),W?R?W?X

?X?Y,R?W?X?当多条金属线的开路情形时，如图3.6所示的两条相邻金属线条，在缺陷小于

(2W?S)时，关键区域等于两条金属线关键区域之和，但当缺陷粒径大于(2W?S)时，故障区域之间出现重叠区域，如图3.8所示，重叠区域长度xov?R?(2W?S)，

则故障区宽度为: (3.7) Rc?

2(R?W)?xov

图 3.6 具有两条导电线条的布线单元图