Verilog为什么尽量不用二维数组

发布网友发布时间：2022-04-20 07:28

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热心网友时间：2023-05-23 18:15

Verilog尽量不用二维数组是因为verilog中二维数组使用有些*，比如不能作为mole的输入输出port（如果确实有需要，只能用将等效为展开的二维数组的一维数组来代替了），另外二维数据初始化时，目前看只能用读入文件的方法，或者用generate的方法对二位数据进行初始化。
二维数组：Verilog中提供了两维数组来帮助我们建立内存的行为模型。
具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。

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