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fpga时序约束怎么写

发布网友 发布时间:2022-05-16 05:01

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1个回答

热心网友 时间:2023-10-11 21:13

verilog本身不包含时序约束信息
时序约束是用tcl脚本写的
design compiler在综合电路时会读入tcl脚本把约束信息加载到电路上
现在FPGA的综合工具也只是tcl的时序约束了
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