哪位好心的大侠教我如何编写fpga中具体项目的时序约束文件SDC吗？

发布网友发布时间：2022-05-16 05:01

共3个回答

热心网友时间：2023-10-11 21:13

quartus的SDC约束就跟xilinx的ucf约束文件一样，如果SDC资料较少的话，可以看看UCF。
主要用途一般是：
一从输入端口到寄存器：
二寄存器到寄存器通过设定时钟频率方式进行约束
三寄存器到输出
四创建时钟约束命令
五时钟延迟约束
六时钟抖动约束
七输入和输出延迟约束
八不关心数据传递路径和多拍路径

热心网友时间：2023-10-11 21:14

点击timequest,再依次点击左边tasks里面的create timing netlist,read sdc file, update timing netlist.
然后点击上面的菜单constraints－create clock
clock name :随便添
period: 时钟周期　（25MHz则对应40ns)
rising和falling是用来改变占空比的，一般点空比为50%，默认值，所以不填。
targets: 选右边的browns,collection 选get_pins中25MHz对应的模块的clk端口。可以多选。
然后OK，再回到create clock里选run。
再点击timequest里tasks里的write sdc file...
则写完sdc文件了。追问谢谢指教。。。您前面说的，针对时钟的具体约束，这个我大概知道，怎么约束，就是别的，
一从输入端口到寄存器：
二寄存器到寄存器通过设定时钟频率方式进行约束
三寄存器到输出
七输入和输出延迟约束
八不关心数据传递路径和多拍路径
这里面的除时钟之外的一些约束，我不大清楚，究竟该怎么来约束。。。。您手上要是有曾经做过的项目的某一分SDC文件，能发一份给我学习吗？万分感谢

热心网友时间：2023-10-11 21:14

我也遇到了需要SDC文件的情况，可是百度了好久都没有什么比较有用的信息。不知道您可不可以给我指点一二啊。。。