FPGA 锁相环问题

发布网友发布时间：2022-05-14 01:04

共3个回答

热心网友时间：2023-11-17 12:15

那个提示根本不是说clk已经使用了，而是说clk的引脚不是时钟引脚。

热心网友时间：2023-11-17 12:16

在顶层调用pll就可以，注意使用把pll的输出加一个bufg后送给四个verilog文件使用即可。

热心网友时间：2023-11-17 12:16

在TOP文件里调用PLL，生成一个系统时钟；其他文件里把此系统时钟作为一个时钟输入即可；
不知道我理解的对不对；追问谢谢你的回答，试过发现不行~~其他文件如果用这个时钟而不去调用会出错没有定义

追答其他文件的输入端口列表里作为输入定义；

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